技術領域

本發(fā)明涉及三維封裝工藝，特別涉及三維封裝工藝中的晶圓背面減薄工 藝。

背景技術

眾所周知，封裝技術其實就是一種將芯片打包的技術，這種打包對于芯 片來說是必須的。因為芯片必須與外界隔離，以防止空氣中的雜質對芯片電 路的腐蝕而造成電氣性能下降。另一方面，封裝后的芯片也更便于安裝和運 輸。由于封裝技術的好壞還直接影響到芯片自身性能的發(fā)揮和與之連接的 PCB(印制電路板)的設計和制造，因此它是至關重要的。封裝也可以說是安 裝半導體集成電路芯片用的外殼，它不僅起著安放、固定、密封、保護芯片 和增強導熱性能的作用，而且還是溝通芯片內部世界與外部電路的橋梁。簡 單來說，封裝就是將芯片上的接點通過導線連接到封裝外殼的引腳上，這些 引腳又通過印刷電路板上的導線與其他器件建立連接。因此，封裝技術是集 成電路產業(yè)中非常關鍵的一環(huán)。

目前，經過多年的發(fā)展，封裝技術經歷了從最初的針腳插入式實裝技術 到表面貼裝技術再到球柵陣列端子BGA(ball?grid?array)型封裝技術再到最 新的三維封裝技術(3D?Package)。其中，三維封裝技術又可分為封裝疊層的 三維封裝、芯片疊層的三維封裝以及晶圓疊層的三維封裝三種類型。三維封 裝的優(yōu)點在于可以提高互連線的密度，降低器件外形的總體高度。由于有可 能將不同類型的芯片層疊在一起，而又具有較高的互連線密度，因此三維封 裝技術具有很好的應用前景。在三維系統(tǒng)級封裝技術中，硅通孔(TSV， Through-Silicon-Via)電極的連接路徑可以縮短至只有一個芯片的厚度，所以 能夠實現(xiàn)路徑最短和集成度最高的互連。通過硅通孔實現(xiàn)互連的系統(tǒng)級集成 方案，能夠在減少芯片面積的同時緩解互連延遲問題。如果用垂直方向的短 互連線來代替二維結構中大量的長互連線，就能夠使邏輯電路的性能大大提 高。例如，通過將關鍵路徑上的邏輯門放置在多個有源層上，就能夠將它們 非常緊密地排布起來。也可以將電壓和/或性能要求不同的電路放置在不同的 層上。

基于TSV制造技術的三維封裝的關鍵工藝包括：高高寬比(>5:1)的TSV 鉆蝕，TSV絕緣介質及導電材料填充，晶圓的減薄，芯片到芯片、芯片到晶 圓或晶圓到晶圓之間的精確對準，低溫的粘結性鍵合方法等。其中晶圓的減 薄工藝常采用化學機械研磨的方法，例如，專利號為02140151.9的中國專利 提供了一種化學機械研磨的方法，包括，提供基底，該基底上已形成有金屬 層，且該金屬層下方形成有障礙層；提供障礙層研磨漿及化學助劑，用以研 磨該金屬層；以及僅提供障礙層研磨漿，用以研磨該障礙層；其中該化學助 劑是由至少一種氧化劑、至少一種螯合劑和酸堿緩沖液所組成。但是，在三 維封裝工藝中，晶圓的厚度至少需要減薄到70um以下，而當晶圓減薄到 100um以下時，晶圓就會變得極其易碎，如圖1圈中所示，在對于晶圓的研 磨過程中就可能使得晶圓的邊緣發(fā)生彎曲甚至斷裂。

發(fā)明內容

本發(fā)明即是為了解決現(xiàn)有技術在對晶圓背面減薄時容易使晶圓邊緣發(fā)生 彎曲甚至斷裂的問題。

為解決上述問題，本發(fā)明提供了一種晶圓背面減薄工藝，包括在對于晶 圓減薄之前，在兩片晶圓的邊緣間隙或晶圓與支撐載體的邊緣間隙填入填充 物質，然后對于晶圓背面進行研磨來減薄晶圓厚度，并在研磨完成后對于晶 圓背面進行拋光。

與現(xiàn)有技術相比，上述方案具有以下優(yōu)點：上述方案晶圓背面減薄工藝 通過在晶圓背面減薄之前，在兩片晶圓的邊緣間隙或晶圓與支撐載體的邊緣 間隙填入填充物質，防止對于晶圓背面進行研磨時使用的研磨漿顆粒進入邊 緣間隙，并且對于晶圓的邊緣進行支撐，從而使得在對于晶圓背面進行減薄 時，晶圓邊緣不致發(fā)生彎曲或者斷裂，提高了晶圓減薄的質量。

附圖說明

圖1是現(xiàn)有晶圓背面減薄工藝后晶圓邊緣示意圖；

圖2是本發(fā)明實施例晶圓背面減薄工藝流程圖；

圖3A至圖3H是本發(fā)明實施例晶圓背面減薄工藝示意圖；

圖4是本發(fā)明實施例晶圓背面減薄工藝后晶圓邊緣示意圖。

具體實施方式

本發(fā)明晶圓背面減薄工藝的實質是在兩片晶圓的邊緣間隙或晶圓與支撐 載體的邊緣間隙填入填充物質，防止對于晶圓背面進行研磨時使用的研磨漿 顆粒進入兩片晶圓的邊緣間隙，并且對于晶圓的邊緣進行支撐。