技術領域

本發明總體涉及電路設計，并具體涉及對于數據鎖存器件的時鐘門控。

背景技術

復雜的硬件盤片通常包括數百萬個晶體管。電路設計者通常利用計算機輔助設計程序來輔助他們的設計過程。一旦設計者已完成電路的概念設計，則存在多種可以執行的優化。

例如，對于低功率設計，通常添加邏輯元件使其他元件，當不需要它們時不進行操作，這通常是有用的。

現在參考圖1A和圖1B，它們示出了對于低功率操作可能發生的改變。圖1A示出第一電路10，其具有觸發器12。如同所有觸發器，觸發器12由時鐘信號CLK控制。當時鐘信號CLK變為高，則觸發器12輸出由其輸入I計算得來的值Q，該輸入I可以是邏輯電路14的函數，而該輸入I又可以是多個輸入(示出了a、b和c)的函數。觸發器12將執行計算，而不考慮輸入I是否變化。當涉及確定如何最小化其電路的功率消耗時，電路設計者可以檢查觸發器的活動性并可以“門控”那些他所知道在給定的特定情形下將不會改變值的觸發器。為此，設計者可以添加線路以斷開對該觸發器的時鐘輸入。

這種改變在圖1B中示出。在現在標記為10’的電路中，觸發器12如邏輯電路14一樣保留，但是觸發器12的時鐘信號已經改變。該時鐘信號，標記為GCLK，現在是僅當時鐘信號CLK和使能信號EN兩者都激活時才激活的門控時鐘信號。門控時鐘信號GCLK由門16產生。這種在單獨的觸發器上執行的時鐘門控被稱為“細粒度(finegrained)”時鐘門控。

用于時鐘門控的另一方法被稱為“粗粒度(coarse?grained)”時鐘門控。在粗粒度時鐘門控下，使用相同的時鐘門控函數關斷大量觸發器，以此提供功率使用量的顯著降低。例如，作為單一單元操作的電路部分，諸如浮點單元，可以被時鐘門控。

對于時鐘門控的其他候選并不總是如此容易確定。另外，確定電路應當何時被門控的邏輯函數由邏輯門加以實現，諸如觸發器。如果該邏輯函數與待門控電路相比是復雜的(即，其比被關斷的電路具有更多的門)，則該時鐘門控極少節省，甚至不節省功率。

下文討論自動時鐘門控方法：

1997歐洲設計與測試會議，L.Benini，G.De?Micheli，E.Macii，M.Poncino，R.Scarsi，“Symbolic?Synthesis?of?Clocking-Gating?Logic?forPower?Optimization?of?Control-Oriented?Synchronous?Networks”；1996年IFIP邏輯與結構合成國際研討會會議文集，F.Theeuwen，E.Seelen的“Power?Reduction?through?Clock?Gating?by?SymbolicManipulation”。

1999年VLSI設計第十二次國際會議會議文集，N.Raghavan，V.Akella，S.Bakshi，“Automatic?Insertion?of?Gated?Clocks?at?RegisterTransfer?Level”；以及T.Lang，E.Musoll，J.Cortadella，″IndividualFlip-Flops?with?Gated?Clocks?for?Low?Power?Datapaths″，IEEETransactions?on?Circuits?and?Systems-II：Analog?and?Digital?SignalProcessing，Vol.44，No.6，1997年6月。

發明內容

本發明的一些方面提供了用于尋找多周期時鐘門控機會的方法，以及在隨附的權利要求書中對其做出了定義，現在將參考這些內容。

因此，根據本發明優選實施方式，提供了具有多周期時鐘門控器以及電路設計更新器的單元。多周期時鐘門控器可以產生電路設計的數據鎖存器件的多周期門控組。電路設計更新器可以以選定的多周期門控組來更新電路設計。

另外，根據本發明的優選實施方式，每個門控組可以與單一門控函數相關聯。對于每個門控組，可以以門控函數來門控門控組的第0級數據鎖存器件，以及可以以門控函數的第i級鎖存的版本來門控門控函數的第i級數據鎖存器件。

另外，根據本發明的優選實施方式，數據鎖存器件可以是觸發器或鎖存器。