[發明專利]絕熱鎖存器及其在無絕熱門的絕熱CMOS時序電路中的應用無效
| 申請號: | 200610139089.5 | 申請日: | 2006-10-08 |
| 公開(公告)號: | CN101087128A | 公開(公告)日: | 2007-12-12 |
| 發明(設計)人: | 劉瑩;方倩;方振賢 | 申請(專利權)人: | 黑龍江大學;方倩;劉瑩 |
| 主分類號: | H03K3/037 | 分類號: | H03K3/037;H03K19/0948;H03K19/00 |
| 代理公司: | 哈爾濱東方專利事務所 | 代理人: | 陳曉光 |
| 地址: | 150080黑龍*** | 國省代碼: | 黑龍江;23 |
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| 摘要: | |||
| 搜索關鍵詞: | 絕熱 鎖存器 及其 cmos 時序電路 中的 應用 | ||
1.一種絕熱鎖存器,其特征在于:包括基本絕熱鎖存單元、初級激勵絕熱鎖存單元和次級激勵絕熱鎖存單元;所述初級激勵絕熱鎖存單元所產生的輸出送到所述次級激勵絕熱鎖存單元的輸入,所述次級激勵絕熱鎖存單元的輸出送到所述基本絕熱鎖存單元的輸入;
所述基本絕熱鎖存單元、初級激勵絕熱鎖存單元和次級激勵絕熱鎖存單元均包含一級絕熱組合電路;所述絕熱鎖存組合電路是由三管絕熱反相器內核和二個控制門組成;所述三管絕熱反相器內核是由一個PMOS管p1和二個NMOS管n1和n2構成,其中管p1的源極接地,管n1和n2的源極接功率時鐘cp,cp即負交變電位,p1的漏極和n1的漏極以及n2的柵極共同接到Qr輸出,p1的柵極和n1的柵極以及n2的漏極共同接到輸出;Qr和地之間接S控制門,和地之間接R控制門,滿足RS=0,即S控制門和R控制門不同時導通,S=1時S控制門導通,R=1時R控制門導通;有相差為120°的三個時鐘cp0、cp1和cp2可作為cp;
所述基本絕熱鎖存單元接時鐘cp2,由其所屬的所述三管絕熱反相器內核、R控制門和S控制門構成;其中所述三管絕熱反相器內核的輸出Qr和為基本絕熱鎖存單元輸出Q和S控制門由一個PMOS控制管p3構成,p3的柵極接控制信號R控制門由一個PMOS控制管p2構成,p2的柵極接控制信號滿足p2和p3二管不同時導通,S=1時p3管導通,R=1時p2管導通;
所述次級激勵絕熱鎖存單元接時鐘cp1,由其所屬的所述三管絕熱反相器內核、R控制門和S控制門構成;其中所述三管絕熱反相器內核的輸出Qr和為次級激勵絕熱鎖存單元輸出Qb和該單元的S邏輯式和R邏輯式分別為
所述初級激勵絕熱鎖存單元接時鐘cp0,由其所屬的所述三管絕熱反相器內核、R控制門和S控制門構成;其中所述三管絕熱反相器內核的輸出Qr和為初級激勵絕熱鎖存單元輸出Qa和該單元的S邏輯式和R邏輯式分別為S=Sa=x3x2x1和
所述初級激勵絕熱鎖存單元和次級激勵絕熱鎖存單元的R控制門和S控制門為多個PMOS控制管的串并聯組合,按照S邏輯式和R邏輯式分別連接S控制門和R控制門的串并聯結構,其中邏輯加+接為并聯,邏輯乘·接為串聯,且變量取反,所述變量取反就是取邏輯式中的一個變量的反變量作為這個變量所屬的一個PMOS控制管的柵極控制輸入信號,變量取反的原因是基于接到PMOS控制管的柵極控制信號為低電平有效。
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